科技产品不缺想象力。设计师们脑洞大开，创造出各种酷炫实用的高科技电子产品，让我们的生活变得更加便捷有趣。因此，创新是电子行业经久不衰的长期逻辑基础，其背后的引擎是半导体行业的频繁迭代和技术升级。
半导体产品工艺和技术的升级，其实就是在同一块硅片上堆积更多的电子元器件，从而使产品体积更小、功耗更低、功能更强大。可以看出，随着数据速率的不断提高、系统芯片计算能力的不断增强、IC的小型化以及有限空间内的各种电源需求，元器件和系统对ESD越来越敏感。半导体工艺小型化的趋势也将导致ESD风险增加，因为较小的电压会损坏较薄的栅极氧化层。尽管存在这些挑战，但幸运的是，通过优化ESD保护的概念，可以避免或大大降低ESD或EOS(电气过载)造成的损害。
#设备结构的简要描述
回顾历史，早在20世纪60年代，人们就开始注意到电子零件中ESD的破坏性，并在封装材料中添加导电材料，以减少静电的产生和积累。到目前为止，ESDEOS防护产品已经形成了一个体系，呈现出多技术、多架构的特点。从产品工艺布局来看，半导体器件有横向和纵向布局；从技术平台上看，半导体器件有常规PN结结构、浅快回结构和深快回结构。
图1传统PN结结构
图2小跳回结构
图3大型突然回归的结构
作为在保护器件领域深耕20多年的厂商，卫安已经完全掌握了上述所有技术平台。在相同的工作电压下，常规结构的击穿电压更低，启动更快。然而，在相同的工作电压下，跳回结构的箝位电压较低。
基于不同工艺平台的产品有其特定的优势。客户如何根据自己的实际应用选择最合适的产品？
#理论分析
IEC61000-4-2标准的波形图模拟了电路使用环境中遇到的ESD。从图中可以看出，第一个峰值和第二个峰值都可能损坏后端IC。
第一个峰值时间短，但电压高；第二个峰值电压低，但需要的时间长(为了便于理解，标准中的电流波形直接乘以固定阻抗进行类比，实际情况下电压会更复杂)。ESDEOS保护器件可以在释放浪涌电流的同时箝位电压，使得后级的IC只需要承受箝位电压而不被损坏。
图4 IEC61000-4-2电流波形
图5 IEC61000-4-5电流波形
图6 EOS保护装置箝位电压波形图
对于集成度越来越高的IC电路来说，氧化硅层介质层的绝缘性能是抗ESDEOS的关键。首先，利用泊松方程分析了集成电路I/O端口介质层的物理击穿特性。
表示电势(单位为伏特)，是电荷密度(单位为库仑/立方米)，0是真空介电常数(单位为法拉/米)。
利用泊松方程和电流方程，得到介质表面俘获空穴电荷密度随时间变化的物理方程(注1):
从等式中可以看出，介质表面(以氧化层为例)积累的电荷不仅与时间有关，还与施加的电场E有关，考虑到IC I/O会受到非恒定的外电压，时间单位可能是ns、us甚至ms，所以电场E也是非恒定的。取HBM ESD脉冲下氧化层中俘获空穴的密度，推导计算出：
当氧化层中被捕获的空穴的密度达到临界值时，电介质层被击穿。从上面公式的简单分析可以看出，击穿的临界值与外加电场强度、氧化层厚度tox和时间有关。
在理论分析的最后，我们可以得出结论，当集成电路I/O端口暴露于外部能量时，有许多不确定因素导致其损坏和击穿。然而，R&D的工程师在实际设计时，很难进行理论计算，几乎没有芯片供应商会在IC规格中指定其浪涌容差和芯片工艺信息。
从通信端口的发展来看，最早的低速通信线路电压幅值较高，端口耐压较高。从保护角度来说，端口的高耐压可以容忍更高的箝位电压；从通信速率来看，低通信速率可以接受较大的寄生电容。
综合以上两点，保护器件的箝位电压在一定范围内的取值对保护效果的影响很小，有很大的选择性。随着通信速率的提高，信号线幅值和端口耐压都在下降，这对保护装置提出了新的挑战。一方面，相同测试条件下的箝位电压要更低，寄生电容要超低。传统结构的设备已经不能满足客户的需求。
比如HDMI口接口芯片的耐压低，不同厂家的耐压值也不一样。为了确保所有测试都通过，必须确保保护装置与最低耐受电压兼容。在工程应用中，也有因布线过长、接地不稳造成的s级甚至ms级的高能破坏性波形，导致snap-back结构的应用。
Snap-back结构可以实现低电容、高耐压和非常低的箝位电压。超低电容不会对高速通信中的信号产生大的影响，高耐压可以避免误操作，低箝位电压可以有效保护被保护器件在ESD攻击下不会承受过大的电压。从客户的角度来看，可以比较完美地解决低电容、低箝位电压的应用需求。
维安在实际应用和方案整改过程中，通过不断归纳总结出以下应用要点：
常规结构适用于几乎所有端口保护，具体参数与被保护端口的电气特性有关。但对于一些耐压较差的器件，测试可能会失败。
小snapback结构适用于一些工艺较差的信号端口和电源IC接口。与传统结构相比，在相同的测试条件下，它具有更低的箝位电压。选择时应注意VBO、IH和VH参数，防止浪涌电压小于VBO时出现保护盲区，VH低于电源波动高压时出现闩锁现象。
大snapback结构适用于高科技工艺中的高速信号接口，具有超低电容和箝位电压，对电压敏感型接口有很好的保护作用，不推荐用于电流源驱动端口。对于这类器件，需要考虑的参数很多，所以选型一定要慎重，可能会导致端口闩锁或失效。
#具体案例分析
客户需要在信号端口进行EOS测试和ESD测试。同时，客户选择了制造商A的小型跳回装置和伟安公司的装置。
规格数据如下：
TLP曲线：
图7装置的 TLP曲线
图8装置的 TLP曲线
从说明书中的一些参数可以得出结论，两款产品性能相近，主要是结构不同。测试结果如下：
器件可以通过20V的浪涌电平，但是在从8V开始的阶跃测试中，12V和14V都有后端IC失效的结果。当浪涌电压较高时，器件起保护作用。但是，可以通过整个浪涌水平的测试。从器件规格对比来看，的VC优于。用示波器捕捉电压，得到如下波形：
图9箝位后器件的电压波形(红色，绿色)
从波形可以看出，红影S红和绿影S绿是两个器件能量分布的差异；在12V的电压条件下，器件的触发器长时间导通甚至不导通，但后端IC无法承受施加的浪涌能量，导致后端IC失效。另一方面，对于器件，只要su
对于有经验的测试和R&D人员来说，当外部EOS浪涌较高时，比如16V以上，快退结构的优势开始凸显，箝位效果会更好。但作为设备的可靠性保护，其保护范围是保护等级定义的全浪涌保护，而不是有保护盲区。
#摘要
当不同结构的TVS器件保护后端器件时，呈现的结果是不确定的。R&D人员在设计防护方案时，除了需要了解设备本身的参数外，还需要了解自身产品的特性、对可能的环境能量的估算以及防护设备的大致选择，从而达到最佳的产品防护。
目前行业内大多数厂商都是直接推荐电路，告诉设计师选择哪个器件，而很少为选型过程提供理论推断和计算。大部分电子工程师在选择ESDEOS机型时，老人们靠经验，新人们靠参考。一旦厂家或测试条件改变，就无从下手。
维安依托优秀的FAE技术团队和完善的EMC实验室，设计、优化、整改方案，高品质服务客户，为客户的产品提供强有力的保障。
注：理论分析部分引用了朱克平教授的文章。
